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基于QuartusⅡ开发环境与VHDL语言的16路可调彩灯控
更新时间:2019-12-06 11:39

  发展迅速,随着工艺的不断进步,高性价比的FPGA/CPLD器件推陈出新,使FPGA/CPLD成为当今硬件设计的重要途径,与传统设计方法相比,FPGA/CPLD具有功能强大、开发周期短、投资少,便于追踪市场变化及时修改产品设计以及开发工具智能化等特点。在诸多FPGA/CPLD的设计语言中,VHDL语言作为一种主流的硬件描述语言,具有很强的电路描述和建模能力,能从多个层次对数字系统进行建模和描述,从而大大简化了硬件设计任务,提高了设计效率和可靠性,并在语言易读性和层次化、结构化设计方面,表现出了强大的生命力和应用潜力。

  QuartusⅡ是Altera公司在21世纪初推出的FPGA/CPLD集成开发环境,是Altera公司前一代FPGA/CPLD集成开发环境Max+PlusⅡ的更新换代产品,其界面友好,使用便捷,功能强大,为设计者提供了一种与结构无关的设计环境,使设计者能方便的进行设计输入、快速处理和器件编程。

  本文在QuartusⅡ开发环境下,用VHDL语言设计了一种可用于控制16路彩灯,具有4种彩灯变换模式,且变换速度可调的彩灯控制器。

  16路可调逮彩灯控制器根据功能可分为3个部分,如图1所示。其中,8 Hz分频部分用于对频率为10 MHz的时钟信号进行分频,获得频率为8 Hz的时钟信号CLK8。CLK8作为速度控制部分的基准时钟,通过计数分频方式又可获得频率分别为4 Hz,2 Hz和1 Hz的时钟信号,然后由调速信号选择其中之一作为彩灯时钟信号CLKQ,CLKQ即为彩灯控制部分的基准时钟,用于决定彩灯变换的速度,由此实现调速信号SPD对彩灯变换速度的控制,使彩灯可调速。

  彩灯控制部分通过输出1个16位二进制数(即彩灯输出信号Q)来控制16个彩灯,每一位二进制数对应1个彩灯的开关,当该位数字为“1”时灯亮,该位数字为“O”时灯灭。彩灯的变换共设置4种模式:

  sO模式:只亮1个灯,从最左端逐个移动到最右端,即输出信号Q从第15位开始将1个“1”依次移动到第0位;

  s1模式:只亮1个灯,从最右端逐个移动到最左端,即输出信号Q从第0位开始将1个“1”依次移动到第15位;

  s2模式:亮2个灯,同时从左右两端向中间移动,即输出信号Q从第15位开始将1个“1”依次移动到第8位,同时从第O位开始将1个“1”依次移动到第7位;

  s3模式:亮2个灯,同时从中间向左右两端移动,即输出信号Q从第8位开始将1个“1”依次移动到第15位,同时从第7位开始将1个“1”依次移动到第0位。

  四种模式依次循环,若复位信号RST输入为高电平,则循环中断,输出信号Q置零,彩灯全灭,RST恢复为低电平后,再次从sO模式开始循环。

  本文所设计的16路可调速彩灯控制器,其电路符号如图2所示,其中clk为10 MHz时钟信号输入端,rst为复位控制端,spd为调速信号输入端,q为彩灯控制信号输出端。

  值得注意的是,本文设计的16路可调速彩灯控制器使用了数据循环算法,较以往的case when语句,更加简洁,实现的功能更加强大,其具有如下特点:

  (1)在硬件验证时,将速度控制端spd的pin脚接到拨码开关上,从而实现彩灯变换速度快慢的手动控制,在更进一步的设计中,也可以通过对spd信号的内部控制,实现各种变换速度的自动调整。

  (2)该设计采用数据移位的方式实现彩灯的变换,更有利于彩灯变换模式的扩展。该设计虽然只设计了4种变换模式,但可以根据需要轻松的扩展至6~8种模式,甚至更多。

  (3)8 Hz分频部分的分频比很大,不适于计算机仿真验证,在仿真时需要调小分频比,在硬件验证时再恢复较大的分频比。

  本文设计的16路可调速彩灯控制器在QuartusⅡ开发环境下进行了仿线所示。仿真结果分析如下:

  (2)rst为复位信号输入端,当其为高电平时,彩灯控制输出信号q清零,rst恢复为低电平后彩灯控制输出信号q从sO模式重新开始循环;

  (3)spd为调速信号输入端,对应于spd的“00”,“01”,“10”,“11”这4个数值,彩灯变换的速度分别为1 Hz,2 Hz,4 Hz,8 Hz;

  (4)q为彩灯控制信号输出端,由图3可知,该设计成功地实现了4种变换模式的循环和各种变换速度的调节。

  设计的16路可调速彩灯控制器在QuartusⅡ开发环境下进行了仿真验证后,下载到湖北众友科技实业股份有限公司的ZYllEDAl3BE实验箱中进行了硬件验证,该实验箱使用ACEXlK系列EPlK30QC208芯片作为核心芯片,实验证明设计正确,功能完整,运行稳定。另外,本文所设计的16路可调速彩灯控制器可根据需要增加更多的变换模式,使彩灯更加绚丽多姿。

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  7B是一款带有内置代码转换器的五级约翰逊十年计数器。通过使用约翰逊十年计数器设计获得高速操作和无尖峰输出。十个解码输出通常为低,并且仅在其适当的十进制时间段变高。输出变化发生在时钟脉冲的正向边沿。该器件可用于分频应用以及十进制计数器或十进制解码显示应用。 特性 全静态操作 直流时钟输入电路允许缓慢上升时间 执行级联输出 除以N计数 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功率TTL负载或一个低功率肖特基TTL负载 CD4017B的针脚更换 全部采用三重二极管保护输入 无铅封装可用* 电路图、引脚图和封装图...

  6是一款高频,低电压双模预分频器,用于锁相环(PLL)应用。 MC12026A可与需要正边沿的CMOS合成器配合使用,触发PLL中的内部计数器,以可编程的频率步长提供高达1.1 GHz的调谐信号。 分频比控制(SW)允许根据需要选择8/9或16/17分频比。模数控制(MC)在偏置SW后选择合适的分频数,以选择所需的分频比。 特性 1.1 GHz切换频率 供电电压4.5至5.5 V 低功率4.0 mA典型 工作温度范围-40°至85° C MC12026引脚与MC12022兼容 设置时间短(t set )6.0 ns典型值@ 1.1 GHz 模数控制输入电平与标准CMOS和TTL兼容 无铅封装可用 电路图、引脚图和封装图...

  0是单模数除以10,20,40,80预分频器,用于1.1 GHz高频输入信号的低功率分频。分频比控制输入SW1,SW2和SW3选择所需的分频比10,20,40或80. 需要外部负载电阻来终止输出。假设负载为8.0 pF时,建议使用820欧姆电阻实现1.2 V pp 输出摆幅,将1.1 GHz输入信号除以最小除以10的比率。输出电流可以根据输出频率,驱动的容性负载和所需的输出电压摆幅等条件进行最小化。对于1.1 GHz输入频率下的各种分频比,负载电阻的典型值包含在V out 规范中。 特性 1.1 GHz切换频率 供电电压4.5至5.5 V 低功耗3.7 mA典型值V CC = 5.0 V 工作温度范围-40°至85°C Pb-免费套餐可用 电路图、引脚图和封装图...

  3是一款单模预分频器,用于1.1 GHz高频输入信号的低功率分频。 MOSAIC V(tm)技术用于在2.7 V的最小电源电压下实现6.75 mW的低功耗。片上输出端接提供输出电流以驱动2.0 pF(典型值)高阻抗负载。如果预分频器输出需要额外的驱动,可以从OUT引脚到GND并联一个外部电阻,以增加输出功率。必须注意不要超过输出的最大允许电流。分频比控制输入SW1和SW2选择所需的分频比为2,4或8.待机模式的特点是当待机引脚SB切换为低电平时,将电流消耗降至50 uA,从而禁用预分频器。 特性 1.1 GHz切换频率 电源电压2.7 V至5.5 Vdc 低功耗3.0 mA典型 工作温度-40至85°C 除以2,4或8由SW1和SW2引脚选择 片内终结 无铅封装可用 应用 通用时钟生成 电路图、引脚图和封装图...

  MC10EP139 3.3 V / 5.0 V ECL÷·2/4 ÷·4/5/6分频器

  100EP139的低偏斜除以2/4,除以4/5/6时钟生成芯片,专为低偏移时钟生成应用而设计。内部分频器彼此同步,因此,公共输出边缘都精确对准。该器件可由差分或单端ECL驱动,如果使用正电源,则可由LVPECL输入信号驱动。此外,通过使用V BB 输出,正弦源可以交流耦合到器件中。如果要使用单端输入,则V BB 输出应连接到CLKbar输入,并通过0.01uF电容旁路至地。 公共使能(ENbar) )是同步的,只有当内部时钟已经处于低电平状态时才会启用/禁用内部分频器。这可以避免在使能异步控制时启用/禁用器件时在内部时钟上产生欠幅脉冲的可能性。内部使能触发器在输入时钟的下降沿进行时钟控制,因此,所有相关的规范限制都以时钟输入的下降沿为参考。 启动时,内部触发器将达到随机状态;因此,对于使用多个EP139的系统,必须断言主复位(MR)输入以确保同步。对于仅使用一个EP139的系统,不需要执行MR引脚,因为内部分频器设计可确保除以2/4和单个器件的4/5/6输出之间的同步。所有V CC 和V EE 引脚必须外接电源才能保证正常工作。 100系列包含温度补偿。 特性 最大频率

  100EP33是一个4分频器的集成分频器。差分时钟输入。 V BB 引脚是内部生成的电源,仅适用于此器件。对于单端输入条件,未使用的差分输入连接到V BB 作为开关参考电压。 V BB 也可以重新连接AC耦合输入。使用时,通过0.01 uF电容去耦V BB 和V CC ,并限制电流源或吸收至0.5mA。不使用时,V BB 应保持打开状态。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP33。 100系列包含温度补偿。 特性 320ps传播延迟 最高频率

  4 GHz典型 PECL模式工作范围:V CC = 3.0 V至5.5 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -3.0 V至-5.5 V 打开输入默认状态 输入安全夹 Q输出将输入打开或V EE V BB 输出 无铅封装可用 应用 锁相循环 电路图、引脚图和封装图...

  / 100EL32是一个由2分频器组成的分频器。差分时钟输入和V BB 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.01 F电容将V BB 输出旁路至地。另请注意,V BB 仅用作EL32上的输入偏置,V BB 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL32。 100系列包含温度补偿。 特性 510ps传播延迟 3.0GHz切换频率 ESD保护:

  1 KV HBM,

  100 V MM PECL模式运行范围:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的内部输入下拉电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D Flammabili评级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管Count = 82个设备 应用 锁相循环 电路图、引脚图和封装图...

  / 100EL33是一个集成的÷4分频器。差分时钟输入和V BB 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.015F电容将V BB 输出旁路至地。另请注意,V BB 仅用于EL33上的输入偏置,V BB 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL33。 100系列包含温度补偿。 特性 650ps传播延迟 4.0GHz切换频率 ESD保护:

  1 KV HBM,

  100 V MM PECL模式运行范围:V CC = 4.2 V至5.7 V,V EE = 0 V NECL模式工作范围:V CC = 0 V,V EE = -4.2 V至-5.7 V CLK(s)和R上的内部输入下拉电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D Flammabili评级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管计数= 95个设备 无铅封装可用 电路图、引脚图和封装图...

  信息 MC10 / 100EP33是一个由4分频器组成的分频器。差分时钟输入。 V 引脚是内部生成的电源,仅适用于此器件。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01 uF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP33。 100系列包含温度补偿。 320ps传播延迟 最大频率

  4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V,V = 0 V NECL模式工作范围:V = 0 V且V = -3.0 V至-5.5 V 打开输入默认状态 输入上的安全钳 Q输出打开或V V 输出 无铅封装可用 电路图、引脚图和封装图...

  NBSG53A 具有复位和OLS的2.5 V / 3.3 V可选差分时钟/数据D触发器/时钟分频器

  A是一个多功能差分D触发器(DFF)或固定2分频(DIV / 2)时钟发生器。这是GigaComm高性能硅锗产品系列的一部分。提供可绑定的控制引脚以在两个功能之间进行选择。该器件采用扁平4x4 mm 16引脚倒装芯片BGA(FCBGA)封装。 NBSG53A是一款具有数据,时钟,OLS,复位和选择输入的器件。差分输入采用内部50欧姆端接电阻,可接受NECL(负ECL),PECL(正ECL),CMOS,CML或LVDS。 OLS输入用于在五个不连续的步骤中编程0到800 mV之间的峰峰值输出幅度。 RESET和SELECT输入是单端的,可以使用LVECL或LVCMOS输入电平驱动。 数据在时钟的上升沿传输到输出。 NBSG53A的差分时钟输入允许器件也用作负边沿触发器件。 特性 最大输入时钟频率(DFF)

  8 GHz典型值 最大输入时钟频率(DIV / 2)

  10 GHz典型 210 ps典型传播延迟(OLS = FLOAT) 45 ps典型上升和下降时间(OLS = FLOAT) 可选输出电平(0 V,200 mV,400 mV,600 mV或800 mV峰峰值输出) 50Ω内部输入端接电阻 DIV / 2模式(选择低电平有效)...

  NB7V32M 1.8 V / 2.5 V 10 GHz÷·2时钟分频器 带CML输出

  M是具有异步复位功能的差分2分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V32M产生输入时钟的2分频输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。上电时,内部触发器将达到随机状态; Reset允许在系统中同步多个NB7V32M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接至VCC时,可确保400mV输出摆幅。 NB7V32M是NB7L32M 2.5V / 3.3V的1.8V / 2.5V版本,采用扁平3mm x 3mm 16引脚QFN封装。 特性 最大输入时钟频率

  7M是一款高速8位双模可编程分频器/预分频器,具有16 mA CML输出,能够在大于3.5 GHz的输入频率下进行切换。 CML输出结构包含到VCC的内部50欧姆源端接电阻。该器件可为VCC产生400 mV输出幅度,50欧姆接收电阻。这种I / O结构可以在50欧姆系统中轻松实现NB7N017M。 差分输入包含50欧姆的VT焊盘终端电阻,所有差分输入接受RSECL,ECL,LVDS,LVCMOS,LVTTL和CML。内部,NB7N017M使用大于3.5 GHz的8位可编程降压计数器。选择引脚SEL用于在两个字Pa(0:7)和Pb(0:7)之间进行选择,它们分别存储在REGa和REGb中。两个并行加载引脚PLa和PLb分别用于加载电平触发编程寄存器REGa和REGb。可提供差分时钟使能CE引脚。 NB7N017M提供差分输出TC。当计数器达到全零状态时,终端计数输出TC在一个时钟周期内变为高电平。为降低输出相位噪声,TC通过上升沿触发锁存器重新定时。 特性 最大输入时钟频率

  3.5 GHz典型值 50欧姆内部输入和输出端接电阻器 所有单端控制引脚兼容CMOS和PECL / NECL 使用REGa和REGb中存储的两个单端字,Pa和...

  NB7V33M 时钟分频器 ÷4,10 GHz 1.8 V / 2.5 V 带CML输出

  M是一个带有异步复位的差分4分频时钟分频器。差分时钟输入包含内部50欧姆端接电阻,可接受LVPECL,CML和LVDS逻辑电平。 NB7V33M产生一个输入时钟的div 4输出副本,工作频率高达10GHz,抖动最小。复位引脚在上升沿置位。通电后,内部触发器将达到随机状态。 Reset允许在系统中同步多个NB7V33M。 16mA差分CML输出提供匹配的内部50欧姆端接,当外部接收器以50欧姆端接到VCC时,提供400mV输出摆幅。 NB7V33M是NB7V32M(div 2)的div 4版本,采用扁平3mm x 3mm 16引脚QFN封装。 NB7V33M是GigaComm系列高性能时钟产品的成员。 特性 最大输入时钟频率

  10 GHz,典型值 260 ps典型传播延迟 35 ps典型上升和下降时间 差分CML输出,400 mV peaktopeak,典型 内部50欧姆输入端接电阻器 随机时钟抖动...

  信息 MC10EL / 100EL33是一个集成的÷4分频器。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.015F电容将V 输出旁路至地。另请注意,V 仅用作EL33的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL33。 100系列包含温度补偿。 650ps传播延迟 4.0GHz切换频率 ESD保护:

  1 KV HBM,

  100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 95器件 无铅封装可用...

  M是一款集成/ 2分频器,具有差分时钟输入和异步复位。 差分时钟输入采用内部50Ω端接电阻,可接受LVPECL(正ECL),CML或LVDS。高频复位引脚在上升沿有效。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个NB7L32M。 差分16 mA CML输出提供匹配的内部50Ω端接,当外部接收器端接50Ω至VCC时,可保证400 mV输出摆幅(见图16) 。 该器件采用小型3x3 mm 16引脚QFN封装。 特性 最大输入时钟频率14 GHz典型 200 ps最大传播延迟 30 ps典型的上升和下降时间...

  NB6N239S 3.3 V任何差分时钟到LVDS ÷·1/2/4/8和÷·2 / 4/8/16时钟分频器

  9S是一款高速,低偏移时钟分频器,带有两个分频电路,每个分频电路具有可选择的时钟分频比; Div1 / 2/4/8和Div 2/4/8/16。两个分压器电路都驱动LVDS兼容输出。 NB6N239S是ECLinPS MAX TM 系列高性能时钟产品的成员。 特性 最大时钟输入频率,3.0 GHz( 1.5 GHz与Div 1) 输入与LVDS / LVPECL / CML / HSTL兼容 120ps典型的上升/下降时间

  信息 MC10EL / 100EL32是一个由2分频器组成的分区。差分时钟输入和V 允许器件的差分,单端或AC耦合接口。如果使用,应使用0.01 F电容将V 输出旁路至地。另请注意,V 仅用作EL32的输入偏置,V 输出具有有限的电流吸收和源功能。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EL32。 100系列包含温度补偿。 510ps传播延迟 3.0GHz切换频率 ESD保护:

  1 KV HBM,

  100 V MM PECL模式工作范围:V = 4.2 V至5.7 V,V = 0 V NECL模式工作范围:V = 0 V,V = -4.2 V至-5.7 V 内部输入下拉CLK(s)和R上的电阻 符合或超过JEDEC规范EIA / JESD78 IC闩锁测试 湿度敏感度等级1 有关其他信息,请参阅应用说明AND8003 / D 可燃性等级:UL-94代码V-0 @ 1/8“,氧指数28至34 晶体管数= 82个设备

  100EP32是一个集成的2分频器,具有差分CLK输入。 V BB 引脚,一个内部产生的电源,仅适用于该器件。对于单端输入条件,未使用的差分输入连接到V BB 作为开关参考电压。 V BB 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V BB 和V CC ,并限制电流源或吸收至0.5mA。不使用时,V BB 应保持打开状态。 复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 特性 350ps典型传播延迟 最高频率

  4 GHz典型 PECL模式工作范围:V CC = 3.0 V至5.5 V V EE = 0 V NECL模式工作范围:V CC = 0 V V EE = -3.0 V至-5.5 V 打开输入默认状态 输入的安全钳位 Q输出将在输入打开或V EE 无铅封装可用 应用 减少替代CMOS和TTL技术的系统时钟偏差。 电路图、引脚图和封装图...

  信息 MC10 / 100EP32是一个集成的2分频器,带有差分CLK输入。 V 引脚,一个内部产生的电源,可用于这个设备只。对于单端输入条件,未使用的差分输入连接到V 作为开关参考电压。 V 也可以重新连接AC耦合输入。使用时,通过0.01μF电容去耦V 和V ,并限制电流源或吸收至0.5mA。不使用时,V 应保持开路。复位引脚是异步的,并在上升沿置位。上电时,内部触发器将达到随机状态;复位允许在系统中同步多个EP32。 100系列包含温度补偿。 350ps典型传播延迟 最大频率

  4 GHz典型 PECL模式工作范围:V = 3.0 V至5.5 V V = 0 V NECL模式工作范围:V = 0 V ,其中V = -3.0 V至-5.5 V 打开输入默认状态

  1B由一系列24个触发器组成,其输入电路允许三种工作模式。输入将用作晶体振荡器,RC振荡器或外部振荡器的输入缓冲器。每个触发器将前一个触发器的频率除以2,因此该部分将计数到2 24 = 16,777,216。计数在时钟的负前沿上前进。最后七个阶段的输出可用于增加灵活性。 特性 所有阶段都可重置 复位禁用RC振荡器以实现低待机功耗 RC和晶体振荡器输出能够驱动外部负载 测试模式以缩短测试时间 V DD 和V SS 晶体振荡器逆变器上的引脚,允许连接外部电阻器以实现低功耗操作 电源电压范围= 3.0 Vdc至18 Vdc 能够在额定温度范围内驱动两个低功耗TTL负载或一个低功耗肖特基TTL负载。 无铅封装可用 电路图、引脚图和封装图...